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CH-CPLD 補充教材

1. 上機操作步驟說明如下：(光碟範例 11_decoder2_4_enable)

在前面設計 2 對 4 解碼器中，所設計的解碼器，沒有致能端(enable)，所以
無法控制使其禁能(disable) 或致能 ，同時也未考慮擴充性；然而在一般常見的
IC 中，例如 74138、74139 等，都有致能端，所以本小節中將練習設計具有低
態致能且低態輸出 2 對 4 解碼器，方塊圖如圖 4-45 所示。

圖 4-45 低態致能且低態輸出 2 對 4 解碼器方塊圖
¾ Step 1：建立新專案，命名：decoder2_4_enable。。
¾ Step 2：建立繪圖檔，命名 decoder2_4_enable.bdf，繪圖如圖 4-46 示。

圖 4-46 低態致能且低態輸出 2 對 4 解碼器電路
¾ Step 3：編譯電路。

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