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CH-CPLD 補充教材

三、實驗項目：四位元並加器/加減法器

要設計 N 位元加法器，可採用兩種方式設計：
z 並加方式：N 位元相加，用 N 個全加器(FA)，此種方式執行速度較快，屬

組合邏輯電路。
z 串加方式：N 位元相加，只用一個全加器，再配合兩個移位暫存器，速度較

慢，屬序向邏輯電路。
現以 N=4 為例，設計 4 位元並加器。

例 1：4 位元並加器，用全加器設計 4bit 加法器(元件製作與匯流排)

利用四個全加器，串接而成，如下圖：
A = A3 A2 A1 A，0 B = B3 B2 B1B0

方塊圖如下圖所示：

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