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CH-CPLD 補充教材

例 3：

有一同步序向電路如下圖所以示，其中包括二個 JK Flip Flop，一個 XOR Gate 和
二個 AND Gate，X 是輸入，Z 是輸入，求狀態表。

解
由邏輯圖知

PS

X Q1 Q2 J1 = XQ2 K1 = X J 2 = X Q1 K 2 = X Q1+ Q2+ Z = X ⊕ Q2
0
00 0 0 0 0 0 00 1
0
00 1 0 0 0 0 01 1
1
01 0 0 0 0 0 10 0
1
01 1 0 0 0 0 11 0

10 0 0 1 1 1 01

10 1 1 1 1 1 10

11 0 0 1 0 1 00

11 1 1 1 0 1 00

Q1+ Q2+ Z

Q1 Q2 X=0 X=1 X=0 X=1

0 0 00 01 0 1

0 1 01 10 1 0

1 0 10 00 0 1

1 1 11 00 1 0

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