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Pl，P2，P3 的輸出結構如圖 2-3-11(B)，(C)，(D)。Pl，P2，P3 均有內部提升電 E 阻，
當 P1，P2，P3 作為輸入埠使用時，在輸入資料之前，必須先把 Pl，P2，P3 設定為高電
位(HI)，用以截止 FET，FET 截止後，Pl，P2，P3 受內部提升電阻作用，輸出商電位，
當外部信號輸入低電位時，其電位隨之降低。

Pl，P2，P3 的每一條輸入/輸出線能驅動 4 個 LS TTL 輸入。