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PO 的輸出結構如圖 2-3-11(A)，當 P0 當作為輸出埠使用時，因 P0 無內部提升電阻，
P0 輸出驅動提升 FET，只有當使用於外部記憶體存取而埠輸出為高電位(HI)時，才會導
通，否則提升 FET 一直保持截止。因此是開路汲極(Open Drain)輸出。而當 P0 要作為輸
入埠使用時，在輸入資料之前必須先把 Port 0 設定為高電位(HI)使兩個 FET 均為截止，
此時 P0 進入浮接狀態，可當高阻抗輸入端。P0 的每一條輸入/輸出線能驅動 8 個 LS TTL
輸入。且必須外加提升電阻。