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CH-CPLD 補充教材
(6)執行功能模擬
當完成輸入訊號之波形編輯後，儲存 basic_gate.vwf 之波形編輯檔。點選
QUARTUS Ⅱ初始畫面右上方之 圖示，以預設為時序延遲 (Timing Delay)
之模式，直接進行邏輯功能模擬。如圖 3-41 所示。
時間延遲
圖 3-41 模擬結果畫面
因模擬過程採用時序延遲 (Timing Delay) 之模式，因此經過邏輯功能模擬
所得之輸出波形，將會產生時間延遲 (Time Delay) 現象，因此較不易確認輸入
與輸出波形之關係。若僅考慮邏輯功能模擬，以作為驗證專案設計之輸入與輸出
間關係，是否符合原始設計之要求，則可點選 QUARTUS II 初始畫面左上方之
→ 選單，以開啟設定邏輯功能模擬工具畫面。如圖
3-42 所示。當放開滑鼠左鍵後，便會出現模擬工具畫面，利用設定邏輯功能模
擬畫面工具上方之 後方的下拉式選單，更改模擬模式為
後，再點選該欄位後方之 選單，
以產生邏輯功能模擬之連接串列後，便可點選畫面下方之 圖示，便會
開始執行邏輯功能模擬。當完成邏輯功能模擬流程，再點選 選單
後，如圖 3-43 所示，便可得到無時間延遲之輸入與輸出波形。如圖 3-44。
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